画像・通信・FA分野デジタル回路RTL設計◎休日130日以上!大手直取引!実務経験3年以上でOK!
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- 応募資格 【必須資格】 ※Verilog-HDLもしくはVHDLでの開発実務経験3年以上。 ※テストベンチ作成・シミュレーター使用経験要。
- 給与 月給 32万円~ ※残業手当100%支給 ※交通費全額支給 ※試用期間3~6ヶ月あり(試用期間中も待遇や条件に変更はございません。)
- 勤務地 大阪府大阪市中央区(最寄駅:大阪メトロ堺筋線北浜駅または京阪電鉄北浜駅) 大阪市中央区平野町1丁目6番10号